因为外部电路未知所以公式6-4并不能完整描述器件输出太阳集团游戏官方网址的数据能被正常接收的条件但是满足公式6-4是最基

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文章关键词:澳门太阳娱乐集团官网,定时分析

  分析工具确定满足设计正常工作所必须的定时关系检查到达时间是否满足要求的时间来验证定时关系这一章概述一些为了使用

  时钟建立时间tsu指时钟到达前数据和使能信号已经准备好的最小时间间隔。

  时钟保持时间th指能保证有效时钟沿正确采样的数据和使能信号在时钟沿之后的最小稳定时间间隔。

  时钟输出延迟tco指从时钟有效沿到数据有效输出的最大时间间隔。

  引脚到引脚的延时tpd信号从输入管脚进来到达输出管脚的最大时间间隔。

  时钟偏斜Clock Slew指同一个源时钟到达两个不同的寄存器时钟端的时间差别。

  先要生成设计的定时网络然后TimeQuest才可以对该设计进行定时分析。

  除了标识出设计中的不同路径TimeQuest还分析时钟特征以单个register-to-register路径来计算在任何两个寄存器之间最坏情况的要求。在分析时钟特征之前你必须对设计中的所有时钟进行约束。

  TimeQuest标示路径类型之后它可以报告数据和时钟到达寄存器pins的时间。

  Launch edge指的是一个时钟沿这个时钟沿将一个寄存器或一个时序电路的数据送出因此这个时钟沿充当数据传输的源请理解好这个“源”的概念应该是时间意义上来理解。

  Latch edge指的也是一个时钟沿这个时钟沿将一个寄存器或一个时序电路的输入端口的数据存储起来因此这个时钟沿充当数据传输的目的请理解好这个“目的”的概念应该从时间意义上来理解。

  拿一个寄存器工作为例直白地说建立检查是要保证在时钟沿到达之前Tsu要锁存的数据必须出现。就是要保证Tsu。

  公式6-2和6-3好理解对于公式6-4应该理解为这样的电路前一级是一个FPGA内部寄存器后一级是器件的管脚我们必须保证管脚输出的时钟和数据能够被外部一个寄存器或时序电路正常接收所以器件输出的时钟和数据信号应该满足一定的关系这个关系就是等式6-4所要表达的意思。因为外部电路未知所以公式6-4并不能完整描述器件输出的数据能被正常接收的条件但是满足公式6-4是最基本的是必须的。如果不满足也即Setup Slack是负外部逻辑肯定没法接收器件输出的数据。

  拿一个寄存器工作为例直白地说保持检查是要保证在时钟沿达到后规定的时间内数据不得变化。就是要保证Th。

  需要认真仔细地理解好下面的图和公式并把这些公式与建立时间检查的公式相比较以加强对这些概念的理解。

  恢复时间Recovery Time是指异步控制信号如寄存器的异步清除和置位控制信号在“下个时钟沿”来临之前变无效的最小时间长度。这个时间的意义是如果保证不了这个最小恢复时间也就是说这个异步控制信号的解除与“下个时钟沿”离得太近但在这个时钟沿之前没有给寄存器留有足够时间来恢复至正常状态那么就不能保证“下个时钟沿”能正常作用也就是说这个“时钟沿”可能会失效。

  去除时间Removal是指异步控制信号如寄存器的异步清除和置位控制信号在“有效时钟沿”之后变无效的最小时间长度。这个时间的意义是如果保证不了这个去除时间也就是说这个异步控制信号的解除与“有效时钟沿”离得太近但在这个时钟沿之后那么就不能保证有效地屏蔽这个“时钟沿”也就是说这个“时钟沿”可能会起作用。

  换句线c;如果你想让某个时钟沿起作用那么你就应该在“恢复时间”之前是异步控制信号变无效如果你想让某个时钟沿不起作用那么你就应该在“去除时间”过后使控制信号变无效。如果你的控制信号在这两种情况之间那么就没法确定时钟沿是否起作用或不起作用了也就是说可能会造成寄存器处于不确定的状态。而这些情况是应该避免的。所以恢复时间和去除时间是应该遵守的。

  图6-8显示了一个乘法器的输入寄存器和输出寄存器之间的Multicycle Path例子这个例子里目的寄存器在第二或第三等其它时钟沿锁存数据。

  在同步逻辑设计中通常都是按照单周期关系考虑数据路径的。但是往往存在这样的情况一些数据不需要在下一个时钟周期就稳定下来可能在数据发送后几个时钟周期之后才起作用一些数据经过的路径太复杂延时太大不可能在下一个时钟周期稳定下来必须要在数据发送后数个时钟周期之后才能被采用。针对这两种情况设计者的设计意图都是数据的有效期在以Lauch edge为起始的数个时钟周期之后的Latch edge。这一设计意图不能够被时序分析工具猜度出来必须由设计者在时序约束中指定否则时序约束工具会按照单周期路径检查的方式执行往往会误报出时序违规。

  不设置多周期路径约束的后果有两种一是按照单周期路径检查的结果虚报时序违规二是导致布局布线工具按照单周期路径的方式执行虽然满足了时序规范但是过分优化了本应该多个周期完成的操作造成过约束Over-Constrain。过约束会侵占本应该让位于其他逻辑的布局布线c;有可能造成其他关键路径的时序违规或时序余量变小。

  TimeQuest缺省的Hold Time检查公式是需要用户修改的——针对Setup Time多周期路径的设置也会影响到Hold Time的检查。究其原因多周期路径是为了解决信号传播太慢的问题慢到一个周期都不够所以要把Setup Time的检查往后推几个周期——扩大Setup Time检查的时间窗口。而Hold Time检查信号是否传播得太快如果把检查时刻往后推就缩小了Hold Time检查的时间窗口。

  Launch寄存器必须保证驱动的信号跳变到达Latch寄存器的时刻恰好处于“信号跳变抵达窗口”内才能保证不破坏Latch寄存器的―信号电平采样窗口。

  时序检查的目的就是确认信号跳变发生在“信号跳变抵达窗口”内而不会发生在“信号电平采样窗口”内。

  多周期路径的设置是通过延后Setup Time检查的时刻扩大了“信号跳变抵达窗口”放松了时序约束。通过窗口的概念也很容易理解延后Hold Time就会缩小“信号跳变抵达窗口”。

  Metastability可能会发生在一个信号在两个不相关的电路或者异步时钟域间的传输因为设计者不能确保信号会满足setup和hold时间要求为了使最小化由于metastability出错的概率电路设计者通常使用一个组顺序寄存器又称同步寄存器链或同步器在目的时钟域中用来重新同步数据信号到新的时钟域。

  除了报告在设计中发现的同步寄存器链外Quartus II软件还保护这些寄存器优化可能的MTBF负面影响比如寄存器复制和逻辑重新定时如果MTBF太低Quatus II软件也优化你的设计的MTBF。

  公共时钟路径pessimism removal引起与公共时钟路径相关联的最小和最大延迟值的变化这种变化是在静态分析计算slack的时候将公共时钟路径的最大和最小延迟值的差加到对应的slack公式。

  最小和最大延迟变化可能会发生当两个不同的延迟值被用于同样的时钟通道的时候例如在简单的setup分析时到源寄存器的最大时钟路径延迟用来确定数据到达时间到目的寄存器的最小时钟路径延迟用来确定数据要求时间然而如果到源寄存器和到目的寄存器的时钟路径共享一个公共时钟路径的时候在定时分析期间最大延迟和最小延迟都被用于公共时钟路径模型。最小和最大延迟的使用会产生一个由于2个不同延迟值的overlay pessimistic分析最大和最小延迟不可能被作为同一时钟路径模型。

  还可以使用公共时钟路径pessimism removal来确定一个寄存器的最小脉冲宽度一个时钟信号必须满足一个寄存器的最小脉冲宽度的要求以便寄存器能够做出响应。上升沿触发的寄存器有一个最小高电平脉冲宽度的参数要求而下降沿触发的寄存器有一个最小低电平脉冲宽度的参数要求。脉冲不满足这个参数可能会导致寄存器不能正确地锁定输入数据。为了计算最小脉冲宽度的slackTimeQuest分析器利用寄存器时钟端口人为设定的时钟参数要求来确定实际最小脉冲宽度TimeQuest分析器依据最大/最小上升时间和最大/最小下降的时间来确定要求的最小脉冲宽度。图6-12显示了要求的最小高电平和低电平脉冲宽度。

  采用clock_as_data分析TimeQuest提供更精确的基于用户约束的路径分析对于时钟路径分析同PLL相关的任何相位漂移都会被考虑对于数据通道分析同PLL相关的任何相位漂移都会被考虑而不是忽略。

  Clock-as-data分析也应有于内部产生的时钟分频器如图6-14在这个图中反相器反馈路径的波形在定时分析期间被分析。分频器寄存器的输出用来确定launch时间寄存器的时钟port用来确定latch时间。

  为了确保在不同条件下无违例发生应该在不同的运行条件下执行静态定时分析表6-2给出了低速和高速定时模型操作条件。

  工具的简单使用。 3.1creat_clock约束命令 相关代码: 图27 第一步,在quartusii软件tools下来菜单中找到

  timinganalyze选项并打开,出现如图27的会线 报告窗口:通过这个窗口,我们可以知道

  是FPGA开发过程中极为重要的一环。在一些简单的工程中时序约束可能会被忽略,但是时序约束仍然是保证系统正常工作的关键因素之一。quartus ii的时序约束可以通过

  Timing Analyzer来完成。 参考《FPGA现代数字系统设计及应用》 1.

  时序约束是作用在门级网表上的,因此在进行时序约束前应该首先编译一边...

  首先要理解两个概念:launch edge 和 latch edge launch edge 是源寄存器发送数据的时钟沿,是时序

  的终点。 如图示,源寄存器在0ns时发送数据,目的寄存器在5ns时采样数据,两者刚好相差一个时钟周期。 Data Arriv...

  ,主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说,提高工作频率非常重要,因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线,以减小逻辑和布线延时,从而提高工作频率。 2...

  Timer 1. type Timer type Timer struct { C -chan Time // 内含隐藏或非导出字段 } Timer类型代表单次时间事件。当Timer到期时,当时的时间会被发送给C,除非Timer是被AfterFunc函数创建的。 time 组成 time.Duration(时间长度,消耗时间) time.Time(时间点) time....

  (文章来自作者维护的社区微信公众号【虚拟化云计算】) (目前有两个微信群《kvm虚拟化》和《openstack》,扫描二维码点击“云-交流”,进群交流提问) 我们知道kvm有一个半虚拟化的时钟kvm-clock,但是现在只对Linux Guest支持,半虚拟化的时钟具有准确高效的有点,而使用TSC和RTC等时钟存在效率低高延迟的缺点,本文具体介绍一下虚拟化下的时钟原理。 ...

  介绍常用时间参数介绍tsu建立时间要求建立时间余量th保持时间要求保持时间余量tcoMaximum frequency (or Minimum period)线延迟与门延迟影响延迟的因素温度与电压温度对延迟的影响电压对延迟的影响三种工况时钟信号的偏差描述时钟精度时钟漂移jitterskewslew rate 前言 本文来自于《FPGA之道》,一起看作者对于时序

  在分布式系统各个通信的过程中,有的应用场景需要把事件发生的时间戳放在消息中一起传递,接收端根据时间戳来判断事件发生的先后顺序。太阳集团游戏官方网址为此,就需要能够获取精确时间的函数,比如下面的代码:clock_gettime(CLOCK_MONOTONIC, msg.hb_send_ts = ts;ret_val = msg_send(dest_id, MSG...

  [日志]offset 正负 机器A上执行: remote refid st t when poll reach delay offset jitter ============================================================================== 127.127.1.0 .LOCL. ...

  是Slew,信号转换时间,也被称为transition time。是指电压从10%VDD上升到90%VDD所需要的时间,或者是从90%VDD下...

  器 发布时间:2011-05-02 23:29:33 技术类别:CPLD/FPGA 本文由本人原创翻译于ALTERA的官网上Educational_Materials-&...

  (1)时钟div2clock是clock的两倍分频 #Constrain the base clock create_clock -add -period 10.000 \ -waveform { 0.000 5.000 } \ -name clock_name \ [get_ports clo

  timing analyzer是一个功能强大的,ASIC-style的时序

  工具。太阳集团游戏官方网址采用工业标准--SDC(synopsys design contraints)--的约束、

  和报告方法来验证你的设计是否满足时序设计的要求。在用户的角度,从我使用

  近日,IDC调研机构与浪潮联合发布《2020-2021 中国人工智能计算力发展评估报告 》。报告显示,预计2020 年中国AI市场规模将达到 62.7亿美元,2019~2024 年的年复合增长率为 30.4%,中国成为全球各个区域里面AI的投资发展最快的一个国家。 报告从AI算力产业发展趋势、市场规模、区域算力分布和行业AI算力保有程度等多个角度进行全面综合评估,旨在评估中国人工智能发展的现状,为推动产业AI化发展提供极具价值的参考依据和行动建议。 同时小编注意到据 BOSS直聘发布的《2020人才资.

  工具constrants下拉菜单可选的约束命令,实际不止这么多),分别是: Creatclock Creatgeneratedclock Setclocklantency Setclockuncertainty Setclockgroups Rem...

  时钟篇 引言介绍 在芯片设计或者FPGA设计里面,根据有无时钟,将电路设计分为时序逻辑电路设计跟组合逻辑电路设计两部分。对设计的电路进行时序

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  ntpNTP的时间同步有两种方式,一种是通过ntpdate进行手动调整(也可以做成

  任务);一种是通过ntpd服务进行自动调整ntpdate就是执行该命令的时候就将客户端的时钟与服务器端的时钟做下同步,不管差异多大,都是一次调整到位。 而ntpd服务的方式,又有两种策略,一种是平滑、缓慢的渐进式调整(adjusts the clock in small steps所谓的微调);一种是步进式调整(跳

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